반도체(半導體, 영어: Semiconductor)는 전기 전도도가 도체와 부도체의 중간 정도 되는 물질을 말한다. 보통 반도체는 높은 온도에서 저항이 내려가는 성질을 갖고 있으며, 약간의 불순물을
첨가하면 자유전자나 양공을 형성해서 전류 방향에 따라 저항이 급격하게 변하는 점을 이용해서 트랜지스터나 그것이 더욱 집적된 LSI 등 전류를 제어하거나 연산 장치로 활용할 수 있는 장치를 만드는데 사용된다. 초창기에는 게르마늄(Germanium)을 사용했으나, 비싼 가격이 큰 단점으로 작용하기에 근래 들어서는 일반적으로 지구상에 풍부한 규소(Silicon)를 많이 사용한다. 반도체에 사용하는 재료는
최외각전자가 4개인 원소들인데, 이것에 인(Phosphorus)이나 비소 같이 최외각전자가 5개인 원소를 약간 첨가하면 자유전자가 많이 들어간 반도체가(N형 반도체), 붕소(Boron) 같이 최외각전자가 3개인 원소를 약간 첨가하면 양공이 있는 반도체(P형 반도체)가 형성된다. 반도체 제조 공정은 크게 웨이퍼에 회로 배선을 다층으로 새겨 넣는 과정인 전공정(Front-End Process)과 웨이퍼를 작은 단위로 잘라 외부 전기 신호와의 접속을 위하여 성형하고 최종 검사하는 후공정(Back-End Process)으로 분류할 수 있다.
[1] 무어의 법칙(Moore's law)에 따라 반도체 집적회로의 성능이 18개월마다 2배씩 향상 되어왔다. 하지만 집적도가 높아질수록 회로의 발열문제가 발생하고 더 이상 집적도를 높이더라도 수익성이 크지 않아 무어의 법칙이 한계에 부딪히게 되었다. 이로 인해 반도체 칩을 생산하는 전공정에 비해 주목 받지 못했던 후공정에서 한계를 극복할 방법에 대한 연구가 많이 이루어지고 있다. [2] 반도체 장비, 반도체 원부재료를 전문적으로 공급하는 업체들이 있다. 대부분 미국, 일본, 유럽 메이커가 메이저 벤더로 들어와 있으며 한국 메이커들은 웨이퍼나 가스류를 제외하면 서브벤더로 많이 들어간다. 장비 제조사로는 네덜란드의
ASML, 미국의 어드밴스드
머티리얼(AMAT)·램 리서치(LAM), 일본의 도쿄 일렉트론, 한국의 주성엔지니어링·세메스 등이 있다. 반도체 원부재료를 공급하는 업체로는 한국의 동우화인켐·대성산업가스·SK실트론·SK머티리얼즈, 일본의
신에츠화학, 미국의 선에디슨 등이 있다. 반도체 제조사는 사업 범위에 따라 크게 네 종류로 나뉜다. [3]
안녕하세요! 딴딴교육생 여러분들, 오늘은 CMOS Process Flow에 대해서 다루어보겠습니다. ■ 교육대상반도체 엔지니어 직무를 희망하는 분, 설계 측 특히 Layout Design을 공부하시는 분들은 한 번 쯤 공부하시는 것을 추천합니다. FAB에서 지원하는 Tech를 기반으로 다양한 소자의 Process Flow가 존재합니다. 그 중 가장 기본이 되는 것이 CMOS 소자라고 할 수 있습니다. 특히 반도체 소자 & 공정 직무를 준비하시는 분들은 꼭 숙지하시길 바랍니다. 이후 여러분들에게 간단한 소자 Simulation에 대해서 교육할 것이기 때문에 선행교육 정도로 이해하시면 좋을 것 같습니다. 1. Preparation of p-type Bulk Silicon Substrate 위와 같이 p-type의 Si Substrate를 준비합니다. 공정 Spec을 보면 Boron으로 Doping 한 p-type 기판입니다. Si의 Lattice 방향은 100 면입니다. 결정 방향은 매우 중요한 지표가 됩니다. 여러분들도 아시다시피 100 < 110 < 111 방향 순으로 표면의 Si 원자가 많습니다. 그런데, 표면에는 Si 원자들이 4개의 팔을 꽉! 잡고 있지만 표면에서는 그렇지 못합니다. 그렇게 서로 잡지 못한 팔은 불안정한 상태이고 Surface Energy가 높습니다. 이를 Dangling Bond라고 합니다. 111 면에서 Oxidation 시 Oxide Growth Rate이 높은 이유도 이와 같습니다. Surface Energy가 높다는 것은 불안정하다는 것이고 그 만큼 반응성이 높다는 것을 의미하니깐요. 2. Formation of Buffer Oxide for Well & Isolation Nitride Deposition① p-type Si 기판이 준비가 되면 위와 같이 Buffer Oxide를 형성하고 Nitride를 형성한 후 Pattern을 형성하기 위해 Photoresist를 도포합니다. 3. Active Photolithography① 이제부터 Main 공정이 진행된다고 보면 됩니다. Wafer 상에 설계한 회로를 전사하기 위해서 Photoresist를 Coating 한 후 회로 패턴 정보가 포함된 Mask를 Scanner & Stepper 상에 Align한 후 규격화된 빛을 노광합니다. 어떤 Process Flow 상에서는 Well을 먼저 형성하고, Isolation을 진행하는 경우도 있고 FAB 마다 모두 다르고 할 수 있습니다. 위와 같은 경우에는 Isolation 공정이 선행되는 것을 확인할 수 있습니다. 4. Nitride Etching포토 공정 이후 Nitride를 Etching 해줍니다. 일반적으로 Selectivity가 높은 Wet Etching이 진행되었다면 점점 더 집적도가 향상됨에 따라 Channel Modulation에 의해 소자 Size가 작아지면서 미세공정은 모두 Plasma Etching이 채택되었다고 볼 수 있습니다. 위 Si3N4의 Layer에 대해서 잠깐 다시 다루자면, Dry Etching을 진행할 때는 SiN Layer를 우선 증착하고 Patterning 공정을 한 후 Etching 공정을 진행합니다. Nitride를 증착하는 이유는 앞서 설명드린 것 처럼 유기박막이라 박막의 Thickness가 그리 두껍지 않습니다. 미세공정으로 가면서 PR은 Pattern 쓰러짐이 발생하기 때문에 유기박막의 Thickness가 점점 더 얇아지고 있습니다. 그러다 보니 충분한 Etch Resistance를 확보할 수 없게 된 것이죠. 5. Trench 형성Nitride를 에칭한 후에 위와 같이 Trench를 형성해줍니다. 위와 같이 Nitride 층이 존재하는 영역이 바로 우리가 N/PMOS를 제작할 영역이라고 보시면 됩니다. 위와 같이 Trench를 형성해줍니다. 그리고 여러분들이 Google에 검색해보면 Recess Gate MOSFET을 쉽게 접할 수 있는데, 이 부분은 숙제입니다. 힌트 : (구조) 6. Nitride EtchingTrench를 형성한 이후 위와 같이 Barrier Oxide를 Wet Oxidation을 통해 형성해줍니다. 이는 Linear Nitride를 형성하기 전에 우리가 일반적으로 알고 있는 Side Wall이라 합니다. Side Wall은 생각보다 중요한 역할을 합니다. 우리가 처음에 p-type Si Substrate의 Lattice Orientation은 초기에 100 면이라고 설명드렸습니다. 하지만 Trench를 형성하면 결정면이 111 면이 모습을 드러냅니다. 이 말은 즉, Trench의 Surface는 매우 불안정한 상태라고 할 수 있습니다. 그래서 Sidewall을 형성해줌으로써 Dangling bond를 최소화시켜줍니다. 실제로 한 연구논문을 보면 STI의 Side wall Thickness를 두껍게 할수록 Leakage Current를 억제할 수 있다는 연구 결과도 있습니다. 7. 평탄화 공정 : CMP이후 CMP 고정을 통해 Polishing을 진행합니다. 이떄 Nitride Layer가 CMP 공정에서도 Stopping Layer로 작용한다는 점을 말씀드립니다. CMP 공정이 적용되면서 미세공정에서 정말 큰 이점이 있습니다. 그것은 바로 단차를 줄임으로써 Photo 공정에서 충분한 Focus Margin을 확보할 수 있음을 의미합니다. 간략하게 설명드리자면, 아시다시피 Resolution과 Depth of Focus (DoF)는 Trade Off 관계에 있습니다. 8. Nitride / Oxide Strip & Buffer Oxide 형성자 이제, Nitride의 역할은 끝났으니 제거해줍니다. 이제 우리는 본격적으로 Active 영역에 대해서 다룰 것입니다. Well을 형성해주기 위해서 우리는 Buffer Oxide를 성장해줍니다. 앞서 Buffer Oxide의 역할에 대해서 다시 한 번 숙지해주시길 바랍니다. 9. N-Well 형성우선 CMOS에서 PMOS가 형성될 N-Well을 형성해줍니다. Photo 공정을 통해 PMOS 영역만을 Open하고, Phosphorus를 Doping 해줍니다. 뒤에서 나올 LDD, Source/Drain Doping과 달리 N-well은 깊히 Doping 해야 하므로 120keV의 높은 에너지를 사용하는 것을 확인할 수 있습니다. [중요!] Well이 필요한 이유. 10. P-Well 형성이번에는 NMOS의 영역을 만들어주기 위해 P-well을 형성해줍니다. 그런데 Boron은 80keV의 에너지로 가속시켜 이온을 주입합니다. 왜 그럴까요. 그것은 바로 Boron의 질량이 매우 가볍기 때문에 Si 결정 내부로 슝슝! 멀리! 멀리! 주입되기 떄문입니다. 그래서 원하는 이온 분포를 형성해주기 위해 작은 에너지로 주입하는 것입니다. 11. PMOS Vt Modulation이번 단계에서는 소자의 동작 특성 중 가장 중요한 Threshold Voltage를 Modulation 하는 단계입니다. 이전 공정을 마무리 하기 위해 PR을 제거하고 Well을 형성하기 위해 주입했던 Dopant들이 Activation 그리고 고에너지로 주입된 이온에 의해 손상된 결정 격자를 Curing 하기 위해 Annealing (Drive-in)을 진행합니다. Well을 형성했으니, Buffer Oxide를 제거해주고, Vt Modulation을 위한 Implant 이전에 얇은 Sacrificial Oxide 희생산화막을 형성해주고 제거합니다. 성장하고 바로 제거할 것이면 뭐하러 만드는가. 아닙니다. 아무것도 아닌 것 같지만 정말 중요한 Step입니다. 12. NMOS Vt Modulation마찬가지로 NMOS의 Vt를 Modulation 해줍니다. 여기는 Dopant Type을 BF2+를 사용했습니다. Boron은 질량이 매우 작은 가벼운 이온입니다. 그러다 보니 우리가 원하는 이온분포를 구현하기 위해서 설비 상의 이유로 원하는 Spec의 Ion Energy를 확보하지 못하는 경우가 있습니다. 이럴 경우에는 Boron의 화합물을 이온으로 추출하여 질량을 무겁게 하여 주입하는 방법을 적용할 수 있습니다. 정말 똑똑하고 재밌죠. 13. Screen Oxide 제거고생한 Screen Oxide를 제거해줍니다. 여러분들 제가 번호를 매기는 Step들을 외우실 필요는 없어요. Flow의 흐름을 숙지하는 것이 중요합니다. 앞서 말씀드린 것처럼 저는 그림을 그리는 것을 좋아해서 Screen Oxide 같은 층을 제거하는 과정에서 그림상에 최대한 Layer 관점으로 그리다 보니 마치 중요한 Main Step 처럼 표현된 것 같은데, 각 공정의 흐름과 어떤 효과가 있는지를 아는 것이 더욱 중요합니다. 14. Gate Oxide 형성다음은 MOSFET에서 가장 중요한 Gate Oxide를 형성해줍니다. MOSFET에서 가장 중요한 역할을 한다고 봐도 과언이 아닙니다. 소자 Dimension이 작아지면서 기생 Cap 성분들이 증가하고 Gate의 구동력이 약해지면서 Leakage 성 Fail에 의한 수율저하가 심각해집니다. 그래서 점점 더 Gate Oxide Thickness를 점점 더 얇게 만들어줌으로써 Cox를 키우기 위한 기술들이 적용되었죠. 이 부분은 [반도체 소자] 카테고리에 내용을 참고하시길 바랍니다. 15. Gate PhotolithographyGate를 형성해주기 위해 Photo 공정을 진행합니다. 여러분들, 이 부분이 정말 중요한 것 아시죠. 지금은 7nm, 5nm, 3nm Tech의 의미가 무색해졌지만, 이전에는 tech node가 갖는 의미 자체가 공정 상에 가장 최선단 Pitch를 나타냈습니다. 가장 Dimension이 작은 곳이죠. 그곳이 바로 Gate CD or Gate Length였던 것이죠. 그래서 이 단계에서 적용되는 Photo 공정이 매우 중요하다는 것입니다. 왜냐하면 Gate Length는 곧 Channel Length이고 Channel Length에 따라 소자의 전기적 특성이 결정돼고, 소자의 전기적 특성은 곧 Chip의 Function과 DC 특성을 결정 짓기 때문입니다. 16. Gate 형성Gate Poly를 Etching 했습니다. 이제 절반 정도 온 것 같습니다. 17. nLDD 공정여러분들 이번에는 LDD 공정입니다. 소자 & 공정 Simulation 경험이 있는 분들은 LDD 공정이 어떻게 적용돼고 Source/Drain을 어떻게 형성하는지 쉽게 접해보셨을 것입니다. LDD는 Lightly Doped Drain으로 간략하게 설명드리자면, 집적도가 향상됨에 따라 Channel Size가 점점 더 작아지고 Long Channel MOSFET에서는 크게 영향을 미치지 못했던 Pinch off 영역이 Short Channel MOSFET에서 강한 E-Field에 의해 Leakage Current를 유발하고, Hot Carrier Effect와 같은 SCE 효과를 극대화 시켰습니다. 이를 억제하기 위해서 E-Field를 완화시킬 필요가 있었고, Light한 Doping 농도의 Extension 영역을 형성해주는 것입니다. 자세한 내용은 반도체 소자 카테고리를 참고하세요. 18. pLDD 공정마찬가지로 PMOS 또한 LDD 공정을 적용해줍니다. 매우 얇게 Doping 해야 하기 때문에 주입되는 이온의 가속에너지가 Well이나 Vt Modulation을 위한 Implant 대비 낮은 에너지인 것을 확인할 수 있습니다. 19. Spacer 형성다음은 Spacer를 형성해줍니다. Spacer는 소자 측면 / 공정 측면으로 역할이 구분됩니다. 소자적인 차원에서 Spacer는 Gate와 Drain의 Overlap 되는 영역에서 심화된 E-Field에 의해 발생한 Hot Carrier에 의해 Gate Oxide가 열화되는 HCI를 완화시켜 Gate Induced Drain Leakge, GIDL 현상을 억제할 수 있습니다. 공정적인 측면에서는 n+/p+ Source/Drain을 형성하기 전에 형성됩니다. Spacer가 있기 때문에 하기 그림과 같이 Source/Drain 영역과 LDD Extension 영역이 구분되는 것을 확인하실 수 있을 것입니다. 21. NMOS Source/Drain 형성위와 같이 NMOS의 Source/Drain을 형성해줍니다. 여러분들이 공정엔지니어 직무를 수행하면 가장 골머리를 썪이는 것이 바로 Implant라고 생각됩니다. 소자의 전기적 특성에 가장 큰 영향을 미치거든요. 여기서 여러분들이 한 가지 숙지하고 있으면 여러분들 인생에서 가장 크게 도움이 될 만한 Tip을 알려주면, "소자에서 가장 Doping 농도가 높은 영역은 Source/Drain 영역" 입니다. 어찌보면 당연하고 뭐야... 라고 생각하실 수 있지만, 간단하면서도 정말 중요한 어떻게 보면 몰라서는 안 될 상식이라고 보시면 됩니다. 22. PMOS Source/Drain 형성마찬가지로 PMOS 또한 Source/Drain을 형성해줍니다. LDD < Source/Drain < VT Modulation < Well 순으로 이온 깊이가 깊은 만큼 가속에너지 혹은 Dopant Type (Ion Mass)를 비교해보면서 공학적인 안목을 길러보세요. 23. DRIVE-INPR을 제거하고 주입한 이온을 Activation 시키고 이온주입에 의해 손상된 결정을 Curing 하기 위해 Annealing을 진행해줍니다. 여기서 중요한 점은 기존 DRIVE-IN이 Furnace 내에서 고온으로 Annealing 했다면 이곳에서는 Rapid Thermal Process, RTP 급속 열처리가 진행됩니다. 공정 시뮬레이션을 진행하다보면 RTP 시간에 따라 Junction Depth 짧은 시간 차이에도 엄청난 차이로 깊어지는 것을 확인할 수 있습니다. 24. Salicide 공정ㅎㅎ 가장 최근에 올린 Metalization 카테고리에서 Salicide 공정에 대해서 다루었습니다. Salicide 공정을 다루기 전에 Schottky Contact과 Ohmic Contact을 심도있게 다루었습니다. (Energy Band 직접 그리느라 정말 고생 많았으니 꼭 참고하세요). 일반적으로 Metal과 Si이 Contact을 이룰 때, Workfunction 차이에 의해 Schottky Barrier가 형성됩니다. PN Junction과 마찬가지로 Depletion Region이 형성됩니다. (PN Junction과 다른 점은 Si 쪽 한 방향만 Depletion Region이 생기기에 E-Field는 상대적으로 작음.) Schottky Barrier 때문에 Bias 인가 시 Carrier가 온전히 소자 Performance에 기여할 수 없는 문제가 발생합니다. 그래서 이러한 Schottky Barrier를 낮추기 위해, Ti, Co 와 같은 금속을 Depo하고 Annealing을 통해 TiSi3 or CoSi3 Silicide Layer를 형성하여 Ohmic Contact을 형성해줍니다. 매우 중요합니다. 25. Metal 공정 (Back End of Line, BEOL)여러분들 이미 CMOS의 Active 소자느 모두 완성이 되었습니다. 이제는 Contact을 형성해주고, Metal을 증착하고 VIA를 올리고 Metal을 증착하고 반복적인 Step입니다. Metalization 공정을 진행하기 전에 CVD를 통해 두꺼운 Oxide 층을 증착해줍니다. 이러한 Oxide 층은 여러분들이 익히 알고 있는 Via Hole을 형성해서 Source/Drain, Gate, Body, Well 등 Bias를 인가해주기 위한 Tab, Pad를 형성해주기 위함입니다. 하기 그림처럼 층간 절연막과 외부환경으로부터 소자를 보호하기 위한 Passivation Layer를 형성해주어야 합니다. 이는 저온 공정으로 진행되어야 하기 때문에 PECVD나 HDPCVD가 주로 적용된다는 점만 알고 넘어가셔도 좋을 것 같습니다. 26. Metal 공정 (Back End of Line, BEOL)Metal을 증착하기 전에 Ti/TiN Barrier Metal을 형성해줍니다. 그 이유는 앞서 설명드린 것처럼 금속을 증착할 때, Etching이 진행된 Surface는 Surface Energy가 매우 높습니다. 그래서 반응성이 높기 때문에 Barrier Metal이 없다면 Tungstain과 반응하여 Interface의 화합물이 형성될 수 있습니다. 특히 Al의 경우 Si 내부로 쉽게 확산하여 Junction Spike같은 이슈가 발생할 수 있기 때문에 Barrier Metal을 Deposition 해주어야 합니다. 27. 반복 Step.여러분들 오늘은 가장 기본적인 CMOS 소자의 Process Flow에 대해서 다루어보았습니다. 여러분들이 익히 알고 있다고 생각하지만, 정말 중요한 요소들 전체적인 Flow를 숙지하고 있다는 것은 정말 중요한 역량입니다. 그래서 저는 딴딴교육생 여러분들이 직접 그려보면서 말로 설명해보고 부족한 내용들은 다른 카테고리에서 쉽게 검색하여 찾을 수 있으니 직무역량을 채워나가는 것을 추천드립니다.오늘 하루도 모두 고생 많으셨습니다. |
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